Nguồn: Redirecting...
MỞ ĐĂNG KÝ KHOÁ HỌC “KIỂM TRA THIẾT KẾ VI MẠCH”
Bạn có muốn trở thành “người gác cổng” chất lượng cho những con chip trị giá hàng triệu đô?
Bạn có sở thích “tìm lỗi” và tư duy “làm thế nào để phá hỏng” một thiết kế?
Bạn muốn làm chủ SystemVerilog và phương pháp luận UVM mà mọi công ty hàng đầu đều sử dụng?
Bạn muốn theo đuổi một sự nghiệp then chốt, chiếm đến 70% nguồn lực của một dự án vi mạch?
Khóa học “Kiểm tra thiết kế vi mạch” là cơ hội để bạn tiếp cận các công nghệ và phương pháp kiểm định đang được sử dụng trong ngành.
Chương trình do ASICLAB – Trường Đại học Công nghệ Thông tin phối hợp cùng TreSemi (Silicon Valley) và Cadence Design Systems tổ chức, mang đến cơ hội học tập cùng các chuyên gia quốc tế và tiếp cận các công cụ thiết kế vi mạch chuyên nghiệp.
Nội dung khóa học
- Làm quen và nâng cao kỹ năng với SystemVerilog
- Tiếp cận phương pháp UVM (Universal Verification Methodology) – tiêu chuẩn kiểm định trong ngành
- Xây dựng môi trường kiểm định (Testbench) và kỹ thuật phát hiện lỗi thiết kế
- Thực hành trên các công cụ thiết kế vi mạch công nghiệp
Thông tin khóa học
- Thời gian đào tạo: 4 tháng (15 tuần)
- Hình thức:
- Lý thuyết trực tuyến
- Thực hành tại phòng thí nghiệm
- Ngôn ngữ: Tiếng Anh
Đối tượng tham gia
Sinh viên, học viên cao học hoặc kỹ sư dưới 2 năm kinh nghiệm trong các lĩnh vực:
Thiết kế vi mạch, điện – điện tử, khoa học máy tính hoặc các ngành liên quan.
Học phí & học bổng
- Giá trị khóa học: 1000 USD
- 30 suất học bổng 60%, cùng nhiều học bổng lên đến 90% dành cho học viên xuất sắc.
Đăng ký tham gia
Link đăng ký: https://forms.gle/6X23BrJJ3dFVQb9g9
Hạn đăng ký: 21/03/2026
Thông tin chi tiết:
Email: asiclab@uit.edu.vn
Email: citd@uit.edu.vn
