Hi all,
Hôm nay lang thang trên mạng vô tình thấy mấy câu hỏi này của Asic-world thấy cũng hay hay. post lên anh em mình cùng giải thử <!–emo&:)–><img src=‘http://www.uit.edu.vn/forum/html/emoticons/smile.gif’ border=‘0’ style=‘vertical-align:middle’ alt=‘smile.gif’ /><!–endemo–>
<a href=‘http://www.asic-world.com/digital/questions.html’ target=‘_blank’>http://www.asic-world.com/digital/questions.html</a>
Thân
Mình thấy mấy câu này cũng thú vị thật
Mà nó gần với Môn hệ thống số hoi đó học thầy Khải quá há.
Cũng hay, có nhiều thiết kế và tính thời gian nữa
Mẫn chịu tìm tòi thiệt, có gì mới giới thịu cho anh em nha!!
Không bạn nào hưởng ứng à <!–emo&:(–><img src=‘http://www.uit.edu.vn/forum/html/emoticons/sad.gif’ border=‘0’ style=‘vertical-align:middle’ alt=‘sad.gif’ /><!–endemo–>… bùn hiu hắt luôn. Mình solo 1 câu nữa vậy … mấy bro vô giải cùng đi cho vui… <!–emo&:rolleyes:–><img src=‘http://www.uit.edu.vn/forum/html/emoticons/rolleyes.gif’ border=‘0’ style=‘vertical-align:middle’ alt=‘rolleyes.gif’ /><!–endemo–>
<img src=‘http://www.asic-world.com/images/digital/question_parity.gif’ border=‘0’ alt=‘user posted image’ />
Circuit trên dùng để xác đinh parity bit .
–Nếu số bit 1 là lẻ thì Output = 1 và nếu số bit 1 là chẵn thì Output = 0.
–Nếu số bit 0 là lẻ thì Output = 0 và nếu số bit 0 là chẵn thì Output = 1.
Hạn chế của mạch là mạch trên chỉ đúng khi độ rộng của input một số lẻ các bit ( 3bit, 5bit, 7bit …)
Đối với trường hợp độ rộng của input là một số chẵn các bit (2bit,4bit,6bit…) thì mạch sẽ không thể xác định được số bit 0 lẻ hay số bit 1 lẻ
vd : trường hơp đầu vào 4 bit 0011 (D0 ->D3) thì output = 0…
Nhưng theo mình nhớ thì bit parity thường là bit lẻ, tức là nếu truyền 1 byte thì nó sẽ là bit thứ 9 . Cho nên lập luận trên của mình có vẻ không có cơ sở cho lắm <!–emo&<_<–><img src=‘http://www.uit.edu.vn/forum/html/emoticons/dry.gif’ border=‘0’ style=‘vertical-align:middle’ alt=‘dry.gif’ /><!–endemo–> .
Có pro nào biểt chỉ giùm mình câu này với
<!–emo&:o–><img src=‘http://www.uit.edu.vn/forum/html/emoticons/ohmy.gif’ border=‘0’ style=‘vertical-align:middle’ alt=‘ohmy.gif’ /><!–endemo–> em post lên để mấy bác cùng giải chứ hok phải để lên cảm ơn em đâu . Đề nghị đồng chí Duy và đồng chí Thông edit bài viết thành bài giải 2 câu trong đó lẹ <!–emo&:P–><img src=‘http://www.uit.edu.vn/forum/html/emoticons/tongue.gif’ border=‘0’ style=‘vertical-align:middle’ alt=‘tongue.gif’ /><!–endemo–>
Xí câu đầu tiên <!–emo&:)–><img src=‘http://www.uit.edu.vn/forum/html/emoticons/smile.gif’ border=‘0’ style=‘vertical-align:middle’ alt=‘smile.gif’ /><!–endemo–>.
<!–QuoteBegin–></div><table border=‘0’ align=‘center’ width=‘95%’ cellpadding=‘3’ cellspacing=‘1’><tr><td><b>QUOTE</b> </td></tr><tr><td id=‘QUOTE’><!–QuoteEBegin–>? What is the output of AND gate in the circuit below, when A and B are as in waveform? Tp is the gate delay of respective gate.<!–QuoteEnd–></td></tr></table><div class=‘postcolor’><!–QuoteEEnd–>
Dùng lời thay waveform nha
Từ 0 - 9500ps : Y không xác định
Từ 9000ps - 10000ps: Y = 1
Từ 10000ps - 12500ps : Y = 0;
Có gì sao mấy bro chỉ giáo nha <!–emo&:)–><img src=‘http://www.uit.edu.vn/forum/html/emoticons/smile.gif’ border=‘0’ style=‘vertical-align:middle’ alt=‘smile.gif’ /><!–endemo–>
có cái bài hướng dẫn cơ bản verilog nè,thấy cũng hay hay,mang lên cho anh em tham khảo
<a href=‘http://www.ece.umd.edu/courses/enee359a/verilog_tutorial.pdf’ target=‘_blank’>http://www.ece.umd.edu/courses/enee359a/verilog_tutorial.pdf</a>
