Announcement

Collapse
No announcement yet.

[Thử tài thiết kế số] Phát hiện cạnh lên (xuống của tín hiệu)

Collapse
X
 
  • Filter
  • Time
  • Show
Clear All
new posts

  • [Thử tài thiết kế số] Phát hiện cạnh lên (xuống của tín hiệu)

    Chào tất cả các bạn,

    Đây là topic thứ 3 trong chuỗi topic "Thử tài thiết kế số", với 2 topic trước với các bài toán khá nhẹ nhàng và cũng chẳng có mấy ai hưởng ứng :canny:.

    - Topic 1: Thực hiện hàm logic bằng MUX, http://forum.uit.edu.vn/threads/5423...logic-bang-MUX
    - Topic 2: Thiết kế Counter, http://forum.uit.edu.vn/threads/5437...iet-ke-Counter

    Hôm nay mình quyết định đưa ra một bài toán hóc búa hơn một tẹo mà mình đã gặp phải trong khi thực tập hồi năm ngoái. Các bạn thử phân tích và làm xem sao, mình khuyến cáo lần này là phân tích rồi vẽ mạch chứ không có mô tả bằng Verilog nha.

    Đề 1: Phát hiện cạnh lên và xuống của tín hiệu đầu vào trong hình vẽ (thiết kế mạch AAA), chú ý: raise sẽ bằng 1 khi input chuyển từ 0 lên 1, còn lại sẽ bằng 0; fall sẽ bằng 1 khi input chuyển từ 1 xuống 0, còn lại bằng 0.
    Untitled1.png

    Đề 2: Chắc có lẽ các bạn nên làm một câu mới với việc thiết kế mạch phát hiện cạnh lên, xuống của tín hiệu input với mô tả như câu trên.
    Untitldded.png

    Chúc các bạn học tốt!

    Trần Đại Dương
    Last edited by 11520537; 17-04-2015, 17:41.
    Tôi không hối tiếc những gì mình đã làm. Tôi chỉ hối tiếc những gì đã không làm khi có cơ hội!

  • #2
    Mình làm phức tạp hoá vấn đề quá, đúng la tối kiến, xin xoá đi cho đỡ nhục :nose:
    Last edited by 10520400; 16-04-2015, 23:11.

    Comment


    • #3
      Originally posted by 10520400 View Post
      thử cái, không đúng xin đừng nói lời cay đắng :vip:
      [ATTACH=CONFIG]16477[/ATTACH]
      Chào anh Thanh,

      Anh có thể cho biết cách giải bài toán này được không?
      Tôi không hối tiếc những gì mình đã làm. Tôi chỉ hối tiếc những gì đã không làm khi có cơ hội!

      Comment


      • #4
        Mình nghĩ sẽ cần FF để lưu giá trị trước, sau đó cho đồng bộ vs input, mình chưa chạy thử nên kết quả ko biết đúng ko )

        Comment


        • #5
          Không biết đúng không a?Capture.JPGUntitled1.png
          "Kiên nhẫn là mấu chốt của mọi thành công!!":smile:

          Comment


          • #6
            Originally posted by 10520400 View Post
            Mình nghĩ sẽ cần FF để lưu giá trị trước, sau đó cho đồng bộ vs input, mình chưa chạy thử nên kết quả ko biết đúng ko )
            Chào anh Thanh,

            Đầu tiên, chỉ xét mỗi ngõ ra raise thì ta có như hình vẽ:
            Untitled1.png
            Rõ ràng là anh dùng tín hiệu input làm xung clock cho D-ff bên phải trong khi tín hiệu ngõ vào của D-ff này luôn luôn trễ so với tín hiệu input nên sig_b luôn luôn bằng 0 (giả sử ban đầu là 0) dẫn đến sig_c luôn luôn bằng 1 và hệ quả là tín hiệu raise chính là tín hiệu input.
            Đây thực sự không phải là một cách giải quyết thỏa đáng.
            Tôi không hối tiếc những gì mình đã làm. Tôi chỉ hối tiếc những gì đã không làm khi có cơ hội!

            Comment


            • #7
              Originally posted by 12520578 View Post
              Không biết đúng không a?[ATTACH=CONFIG]16478[/ATTACH][ATTACH=CONFIG]16479[/ATTACH]
              Chào Duy,

              Mình chắc chắn là cái mạch mà bạn thiết kế là "chuẩn cơm mẹ nấu" rồi! :kiss:. Phải công nhận là bạn có cách phân tích rất hay.
              Tóm lại là tuyệt vời!!!
              Tôi không hối tiếc những gì mình đã làm. Tôi chỉ hối tiếc những gì đã không làm khi có cơ hội!

              Comment


              • #8
                Originally posted by 11520537 View Post
                Chào Duy,

                Mình chắc chắn là cái mạch mà bạn thiết kế là "chuẩn cơm mẹ nấu" rồi! :kiss:. Phải công nhận là bạn có cách phân tích rất hay.
                Tóm lại là tuyệt vời!!!
                dạ cám ơn a, mong a chỉ dạy nhiều !
                "Kiên nhẫn là mấu chốt của mọi thành công!!":smile:

                Comment


                • #9
                  Originally posted by 11520537 View Post
                  Chào Duy,

                  Mình chắc chắn là cái mạch mà bạn thiết kế là "chuẩn cơm mẹ nấu" rồi! :kiss:. Phải công nhận là bạn có cách phân tích rất hay.
                  Tóm lại là tuyệt vời!!!
                  Trường hợp nếu không biết có D-FF,
                  mạch chỉ cho:
                  2 inputs là: input và clock
                  1 output là: raise

                  Có cách nào thiết kế không?

                  Comment


                  • #10
                    Originally posted by sangnt View Post
                    Trường hợp nếu không biết có D-FF,
                    mạch chỉ cho:
                    2 inputs là: input và clock
                    1 output là: raise

                    Có cách nào thiết kế không?
                    Chào thầy,

                    Máy trạng thái hữu hạn là một đề xuất không tồi cho bài toán này. Và thực ra cái mạch ở #1 là được thiết kế theo máy trạng thái hữu hạn kiểu Moore.
                    Tôi không hối tiếc những gì mình đã làm. Tôi chỉ hối tiếc những gì đã không làm khi có cơ hội!

                    Comment


                    • #11
                      Originally posted by 11520537 View Post
                      Chào thầy,

                      Máy trạng thái hữu hạn là một đề xuất không tồi cho bài toán này. Và thực ra cái mạch ở #1 là được thiết kế theo máy trạng thái hữu hạn kiểu Moore.
                      Đúng rồi, nhưng là Mealy's FSM.

                      Comment


                      • #12
                        Originally posted by sangnt View Post
                        Đúng rồi, nhưng là Mealy's FSM.
                        :beatbrick: :beatbrick: :beatbrick: Chắc tuần sau em phải lên kế hoặc học lại cái môn Mạch số mới được.
                        Tôi không hối tiếc những gì mình đã làm. Tôi chỉ hối tiếc những gì đã không làm khi có cơ hội!

                        Comment


                        • #13
                          Đã cập nhật bài toán tại #1.
                          Tôi không hối tiếc những gì mình đã làm. Tôi chỉ hối tiếc những gì đã không làm khi có cơ hội!

                          Comment


                          • #14
                            S0 ---(1)--> S1
                            S1---(0)-->S0
                            Raise =1 (S0,input=1)
                            Fall =1 (S1,input=0)
                            Mealy phải ko nhỉ

                            Comment


                            • #15
                              Originally posted by 10520400 View Post
                              S0 ---(1)--> S1
                              S1---(0)-->S0
                              Raise =1 (S0,input=1)
                              Fall =1 (S1,input=0)
                              Mealy phải ko nhỉ
                              thiếu rồi a, phải thêm :
                              S1--(1)(raise=0 & Fall=0)--->S1
                              S0--(0)(raise=0 & Fall=0)--->S0
                              :haha:
                              Last edited by 12520797; 19-04-2015, 23:28.

                              Comment

                              LHQC

                              Collapse
                              Working...
                              X